Les exigences matérielles massives de intelligence artificielle Les applications (IA) repoussent les limites physiques et structurelles des semi-conducteurs. Mais les chercheurs ont conçu une puce de silicium tridimensionnelle qu’ils proposent comme solution.
Dans une nouvelle étude publiée le 27 mai dans la revue Natureles scientifiques ont trouvé un moyen d’intégrer plus de puissance de calcul dans une puce en empilant des circuits de silicium sur plusieurs couches sans affecter les performances.
L’empilement vertical des puces, appelé intégration 3D, est plus efficace que les puces 2D traditionnelles, où les circuits en silicium sont répartis sur une seule surface. En effet, l’empilement raccourcit la distance que les données doivent parcourir et réduit la puissance requise pour la transmission des données.
La puce 3D des chercheurs utilise des membranes de silicium ultrafines et des techniques de fabrication à basse température pour surmonter les défis des architectures de puces actuelles.
« Notre méthode est non seulement plus facile à mettre en œuvre et moins coûteuse, mais elle présente également plusieurs avantages par rapport aux approches précédentes consistant à empiler des tranches de silicium. » Qing Caopremier auteur de l’étude et professeur de science et d’ingénierie des matériaux à l’Université de l’Illinois à Urbana-Champaign, a déclaré dans un communiqué. déclaration.
Extension de la loi de Moore
Depuis les années 1960, pour garantir que l’électronique puisse gérer des applications plus exigeantes, il a fallu réduire la taille des transistors afin de pouvoir en regrouper davantage sur une seule puce. Mais, comme Cao l’a souligné, doubler le nombre de transistors tous les deux ans – un principe connu sous le nom de la loi de Moore – devient de moins en moins réalisable.
« Si vous regardez la taille réelle des transistors, ils ne diminuent pas, notamment en termes de pas de grille avec contact », a déclaré Cao dans le communiqué, défini comme la largeur combinée de la grille d’un transistor et l’espace nécessaire pour le séparer du suivant.
« C’est parce que nous sommes de plus en plus limités par les propriétés matérielles intrinsèques du silicium et par les règles fondamentales de mécanique quantique. Si nous voulons maintenir la tendance à l’augmentation de la puissance de traitement de nos microprocesseurs, nous devons commencer à penser au-delà de la simple compression d’un plus grand nombre d’appareils sur une seule surface. »
Les chercheurs pensent que l’intégration verticale sur plusieurs couches est le meilleur moyen de garantir que les ingénieurs puissent continuer à adhérer à la loi de Moore, car cette approche crée de la place pour davantage de transistors sur une puce.
« Aujourd’hui, il faut six dispositifs microélectroniques appelés transistors sur un seul plan pour stocker un bit d’information », a expliqué Cao, suggérant que, tout comme dans une ville densément peuplée, la seule façon de résoudre la surpopulation est de construire vers le haut. « Vous bénéficiez des mêmes fonctionnalités, mais l’empreinte spatiale est réduite tout en rendant la communication entre les couches plus rapide et plus efficace. »
Contourner le problème de la chaleur
L’empilage n’a bien sûr rien de nouveau, mais l’intégration verticale – en construisant des couches directement les unes sur les autres – peut créer des emballages thermiquement denses. Dans l’étude, les chercheurs ont noté que la fabrication de puces de silicium de haute qualité nécessite des températures allant jusqu’à 1 832 degrés Fahrenheit (1 000 degrés Celsius).
Cependant, une fois la première couche de puce terminée, le câblage métallique introduit pour connecter les couches supplémentaires peut être détruit par des températures aussi élevées. En conséquence, le « budget thermique » – la quantité maximale de chaleur pouvant être supportée avant que la dégradation ne commence à se produire – pour toute couche supplémentaire est de 752 F (400 C), a déclaré Cao. Cela peut entraîner des problèmes de performances et de fiabilité.
Lors de la création de puces de silicium empilées en 3D, les fabricants ont cherché à éviter ce problème en utilisant des alternatives au silicium monocristallin pour les couches supérieures, selon les chercheurs. Ces matériaux comprennent des oxydes métalliques amorphes et nanocristallins, des nanotubes de carbone et du silicium polycristallin, mais ils peuvent entraîner des problèmes de performances et de fiabilité, ont indiqué les scientifiques dans l’étude.
Pour surmonter ce défi, Cao et son équipe ont adopté une approche appelée « intégration monolithique » : un processus dans lequel tous les composants de la puce sont fabriqués sur une seule pièce de substrat, au lieu de les fabriquer séparément puis de les coller ensemble plus tard.
Pour construire chaque puce, les chercheurs ont créé des nanomembranes de silicium ultrafines qu’ils ont ensuite transférées, à l’aide d’un laminateur à rouleaux, sur un substrat contenant la couche inférieure.
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La température maximale requise pour générer une liaison solide à l’aide de cette méthode n’était que de 392 F (200 C), soit cinq fois inférieure à la chaleur normalement requise. Les membranes qu’ils ont transférées avaient également une épaisseur d’à peine 10 nanomètres ou moins – soit environ la taille d’une protéine – par rapport à l’épaisseur d’environ 500 à 700 micromètres (500 000 à 700 000 nanomètres) d’une plaquette typique. Parce qu’elles sont minces, ces membranes sont mécaniquement flexibles pour s’adapter à la surface sous-jacente, a ajouté Cao.
Le résultat de ce processus a été une puce 3D à trois couches contenant chacune 625 transistors. Cela n’est rien en comparaison avec des milliards de transistors cela peut être intégré à des puces déjà sur le marché, mais les chercheurs pensent que leur technologie présente des avantages en termes d’efficacité énergétique. Le courant électrique qui peut circuler à travers la puce s’est avéré au moins trois à quatre fois supérieur à celui des puces monolithiques fabriquées à partir de matériaux alternatifs.
La grande question est de savoir si leur puce de silicium 3D peut passer du laboratoire aux applications commerciales. Bien que la recherche démontre le potentiel d’une puce composée de trois couches empilées, les scientifiques suggèrent que de nombreuses autres couches pourraient être ajoutées dans les itérations futures.
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